布局 2 奈米與先進封裝，聯發科如何強化代工合作？

聯發科正式宣布其首款採用台積電 2 奈米製程的旗艦系統單晶片（SoC）已成功設計定案（tape out），預計於 2026 年底投入量產，與蘋果、高通並列首波採用先進製程的領先群。為應對 AI 與高效能運算（HPC）對傳輸速度與散熱的嚴苛要求，聯發科同步深化與台積電在先進封裝領域的合作，包含利用 COUPE 平台開發矽光子（SiPh）與共同封裝光學（CPO）技術。此外，聯發科在 2.5D 與 3D 晶片堆疊技術上亦積極布局，並已確認取得 2026 至 2027 年所需的 CoWoS 產能，確保供應鏈穩定以支撐其從邊緣端跨足雲端資料中心的戰略轉型。

聯發科在先進製程與封裝的強力布局，反映出其急於擺脫純消費性電子市場波動、轉向高毛利 HPC 領域的戰略野心。透過與台積電建立「打群架」式的深度同盟，聯發科不僅能縮短與競爭對手的製程代差，更能藉由 Chiplet 架構優化成本結構，解決 2 奈米開發成本激增的難題。值得注意的是，聯發科對 Intel 等其他代工廠的先進封裝技術持開放態度，這種「以台積電為核心、多方評估為輔」的彈性策略，旨在追求最佳總體擁有成本（TCO），並在全球地緣政治與產能吃緊的背景下，提升供應鏈韌性。這場技術競賽的勝負，將取決於其能否將先進封裝紅利成功轉化為 AI 資料中心市場的實質市佔。